46
1-70 MHz. Kemudian, master akan memberikan logic low pada pin chip select
dari perangkat slave yang akan diajak berkomunikasi.
Pada setiap siklus clock, terjadi komunikasi data full-duplex:
•
master
mengirimkan satu
bit
data
pada
jalur
MOSI,
slave
membaca data
tersebut dari jalur yang sama,
•
slave
mengirimkan satu
bit
data
pada
jalur
MISO,
master
membaca data
tersebut dari jalur yang sama.
Gambar 2.14 Skema Komunikasi Data pada SPI
2.8.4. Polaritas dan Fase Clock
Gambar 2.15 Diagram Polaritas dan Fase Clock
Selain
pengaturan
frekuensi
clock, master juga harus mengkonfigurasi
polaritas dan
fase
clock
sehubungan dengan
spesifikasi dari
perangkat slave.
 |