52
•
Enable/disable dari
output
FSD
(frame-synchronization (sync)
delay).
•
Pemitihan dari
16-bitfunction.
•
Mer.guatkan secondary
communications.
•
•
Software
power down.
Register 7
:
Register
frame sync delay
mengendalikan waktu
delay
antara master-device
.frame >ync dan
slave-device
sync.
Register 7
harus
menjadi
register terakhir
yang
diprogram
ketika menggunakan
slave
device
sernenjak
semua data
register di-fatch
dan
valid
pacta !6 falling
edge
dari
SCLK.
Pacta
16
falling
edge, semua interval delayed
frame-sync
di
shift
oieh banyaknya program
Register 8
:
Register
frame-sync
number
menginformasikan
nomor
dari slave yang
terkoneksi kepada
master device.
2.17.10.2
FrekueF!Si Filter
Switched-capacitor (FCLK)
Clock filter (FCLK) adalah sebuah
sinyal clock
internal
yang
menentukan
frekuensi
filter band-pass dan clock counter B.
Freku.ensi
dari clock filter
didapat
dari
perhitungan berikut :
FCLK
MCLK
Pers.
2.21
(Nilairegister A)x 2
2.17.10.3
Bandwidth Filter
Filter low-pass
(LP)
dB
didapat
dari
perhitur1gan
berik"Ut ini :
J(lP)=
FCLK
=
·····-
MCLK
-- -·····
·--
Pers.
2.22
40
40x(Ntlairegister A)x2
 |