A2
A1
A®
RIW
Register
0
0
0
X
None
(Bus
TRi-STATE)
0
0
I
X
None
(Bus
TRi-STATE)
0
1
0
w
Dri'/e Control
Register
'
0
1
1
X
None
(Bus
TRi-STATE)
l
0
0
R
Main Status
Register
J.
0
l
FJW
Data Register
1
l
0
X
None
(Bus
TRJ.-STATE)
l
l
1
w
Data Rate Ref!)ster
1
1
1
R
Disk
Changed
Bit
(hanya
bit D7
yang
menckive sedangkan
bit lainnya
pooa kondisi
TRI-STATE.
27
Tabel. 2.7
PetaAlamat
Memori DP8473
I
DMA and
Interrupt
Enable Logic
berisi gerbang - gerbang
logika
yang
berfilngsi
me-nonaktifka.n
jalur
Dl\1A dian
Interrupt
Output
eli bawah
control
DlvrA Enable
bit
pada
Drive Control
Register.Pada waktu
bit
DlvrA Enable
diset
'0', malr..a INT
dan
DRQ
pada
keadaan TRI-STATE
dan DAK
tidak
aktif.
Data
Rate
Register
and
Clock
Logic
ru:!alah
dm
bit register
yang
mengontrol
data
rate
yang
dligunakan
oleh
FDC.
Dengan memberikan lmmbinasi
input
logika,
FDC
memilih data rate.
Drive
Control Register
adalah 1l
bit register
write
only yang digtUlllkan
untuk !I'.emi!ih drive,
mengaktikan motor
(MTRO-!viTR3), DMA
dan
RESET.
Tabel2.8 Tabel Kebenaran
=ruk
Drive Control
Register
D7
D6
D5
D4
D1
DO
Fungsi
X
"V
X
l
0
0
A
Drive
0 rerpilih
(DR
=
0)
I
X
X
l
X
0
1
Drive
I
terpilih
(DR= l)
I
X
l
X
X
l
0
Drive
2
terpilih (DR- 2)
1
X
X
X
1
l
Drive
2
terpi!ih (DR
=
3)
 |