20
bila terdapat frame error pada data yang diterima di
UDR. Frame error biasanya
terjadi bila stop
bit
yang diterima bukan 1
melainkan 0.
sedangkan Parity
Error
(UPE)
akan di-set bila terdapat error pada parity bit. Data
OverRun
akan di-set
bila buffer data penuh dan masih ada data yang menunggu untuk diterima.
•
USART Control and Status Register B (UCSRB)
UCSRB
terdiri
dari
bit kontrol RX Complete Interrupt Enable (RXCIE), TX
Complete
Interrupt
Enable
(TXCIE), USART
Data
Register
Interrupt
Enable
(UDRIE),
Receive
Data Bit
8 (RXB8),
Transmit
Data
Bit
8 (TXB8),
Character
Size
(UCSZ2),
Receiver
Enable
(RXEN)
dan Transmit
Enable(TXEN).
RXCIE,
TXCIE
dan
UDRIE
merupakan bit
kontrol
yang
berfungsi
untuk
mengaktifkan
interrupt
bila
di-set.
RXCIE
berfungsi
untuk
mengaktifkan
interrupt
yang
akan
di-trigerred bila data telah diterima
di
UDR,
sedangkan TXCIE
untuk interrupt
bila data pada
UDR
telah dikirim dan UDRIE
untuk
interrupt
bila bit
UDRE di-
set. TXB8 dan RXB8 adalah bit yang akan digunakan untuk
menampung bit ke 8
bila
mode
data
9-bit
digunakan. RXEN
dan
TXEN
adalah
bit
yang
berfungsi
untuk
mengaktifkan
Receiver
dan
Transmitter
USART
bila
di-set.
UCSZ2
dan
UCSZ1:0
pada
UCSRC
merupakan bit
yang
berfungsi
untuk
mengatur
mode
panjang data.
•
USART Control and Status Register C (UCSRC)
UCSRC
merupakan register
yang
mengatur
mode
komunikasi (synchronous
dan asynchronous)
dan parameter parameter seperti panjang bit data, banyaknya
stop bit, dan jenis parity yang digunakan. UCSRC mempunyai alamat yang sama
dengan UBRR (register yang berfungsi untuk baud rate), oleh karena itu terdapat
 |